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数据错位如何通过减少缓存未命中将性能提升 12 倍
How misaligning data can increase performance 12x by reducing cache misses
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导读
Dan Luu 的这篇文章通过实验展示：故意让数据错开页对齐，可以避免多个热数据映射到同一组缓存槽位（缓存冲突缺失），从而把性能提升 12 倍。文章解释了 n 路组相联缓存的工作原理，说明硬件缓存的实现细节（按地址低位做哈希、每组槽位有限）会实实在在地影响程序性能。
为什么经久不衰：它用一个反直觉的实验揭示了 CPU 缓存组相联机制这个容易被软件工程师忽视的细节，是排查“本该很快却很慢”的内存访问问题时常被回头查阅的经典参考。
HN 评论精选
澄清：文章讲的是页对齐，与字边界对齐/结构体打包是两回事
这里很多评论以为这说的是不按字边界对齐（比如用 packed pragma、Sandy Bridge 支持非对齐访问等）。这和字对齐完全无关。正如文章开头所说，这里说的是页边界对齐，它和字边界或结构体打包是完全不同层面的东西，不要混淆。
cowsandmilk查看英文原文
I see many comments here acting like this means not aligning on word boundaries (e.g. using packed pragma, sandy bridge have unaligned access, etc.). This has nothing to do with word alignment. As the article states at the beginning, this is about aligning to page boundaries, which is on a very different level than word boundaries or structure packing. Let's not get these confused.
组相联缓存的实现细节值得软件工程师了解，是排查性能问题的思路之一
至少应该知道 n 路组相联缓存里那个 n 的存在，这篇文章是个很好的提醒。下次你遇到本该很快（本该常驻缓存）的数据访问却似乎不快时，这就是又一个可以排查的方向。从软件工程师的角度，很容易知道 CPU 有缓存，就以为它和自己写的软件缓存差不多。但实现细节——用地址掩码做哈希、哈希到同一桶的数据只有几个槽位可用——其实很重要，本文正说明了这一点。
barrkel查看英文原文
It's important to at least know about the n in n-way set associative cache (i.e. that it exists) and this article is a good reminder. Next time you see data accesses that ought to be fast (ought to be hot in cache) but seem not to be, this is another thing you can look for. It's easy, from a software engineer perspective, to know that your CPU has cache, and just think it's like any other cache you might implement in software. But the implementation details - the hashing by masking the address, and only having a few slots available for things that hash to the same bucket - are actually important, as shown here.
提醒：该技巧依赖架构，非对齐访问在不同处理器上代价差异很大
要记住的是，这个技巧并非对所有架构或同一架构的所有处理器都有效。有些架构不支持非对齐内存访问，会抛出异常；如果对结构体用 packed 属性，编译器会生成正确的代码但更慢——几乎总是多出很多指令，导致代码变大、缓存和译码缓存效率下降。作者用的是较新的 Intel 处理器；x86 一直支持非对齐访问，只是周期上更慢，而近年的 Intel 处理器已把这一代价大幅缩短，我认为这是网络应用推动的——它们更关注往信道里塞尽可能多的字节，而非对齐要求。
mtanski查看英文原文
One of the things to keep in mind here is that this trick won't work or work as well for every architecture or every processor family in that architecture. Some architectures do not support unaligned memory access and will raise an exception. If you're using things like packed attribute with your structs your compiler will generate the correct code but that code will be slower. In almost all cases it will generate many more instructions and because of that your cache will be less effective (due to larger code size) your decoder cache will be less effective, etc... The author has a more modern Intel processor. The x86 family always supported unaligned access, albeit it was always slower in terms of cycles. More recent Intel processor have made this penalty much shorter. I believe this was driven network applications many of which focus on efficiency of packing as many bytes down the channel and less on the alignment requirements. http://www.agner.org/optimize/blog/read.php?i=142&v=t
指出这一技术的通用名称是缓存着色，许多分配器已内置支持
这通常叫做“缓存行着色”（cache line colouring），很多分配器已经替你做了这件事。
ori_b查看英文原文
The usual term for this is "cache line colouring", and many allocators do this for you. http://en.wikipedia.org/wiki/Cache_coloring
历次讨论
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